Gaya APA
Istiyanto, J, E. (2023).
Simulasi dan Sintesis Rangkaian Digital dengan Logisim dan VHDL .
Yogyakarta:
Gadjah Mada University Press.
Gaya MLA
Istiyanto, Jazi, Eko.
"Simulasi dan Sintesis Rangkaian Digital dengan Logisim dan VHDL".
Yogyakarta:
Gadjah Mada University Press,
2023.
Text.